Laporan akhir 2 M3

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian

4. Prinsip Kerja

5. Video Percobaan

6. Analisa

7. Download File 

PERCOBAAN 2a

1. Jurnal [kembali]

• Data Percobaan

 2. Alat dan Bahan [kembali]

Panel DL 2203C , Panel DL 2203D , Panel DL 2203S 

Jumper

 3. Rangkaian [kembali]

 4. Prinsip Kerja [kembali]

Pada percobaan 2a ini kita menggunakan rangkaian asynchronous, untuk prinsip kerja pada rangkaian asynchronous counter itu sendiri adalah karena counter ini menggunakan banyak flip flop maka saat prosesnya itu tidak dilakukan secara bersamaan melainkan input flip flop setelahnya dipengaruhi oleh output flip flop sebelumnya, pada percobaan 2a ini ada beberapa kondisi yang dilakukan untuk melihat hasilnya pada rangakaian 2a ini yang membedakanya adalah input dari CKBnya dimana  input CKA dan CKB nya itu dihubungakn ke 1 clock yang sama sehingga CKA=CKB karena itu dipengaruhi oleh clock yang sama maka output counter yang didapatkan tidak akan berurutan karena akan timbul sebuah pola counter di saat CKA dan CKB aktif bersamaan 

Untuk kondisi 1, karena input R0 (MR)pada kedua IC aktif maka outptu yang didapatkan kan adalah 0 atau counter off, selanjutnya untuk kondisi 2 karena hanya IC 74LS90 saja yang kedua input R0nya aktif sedangkan IC 7493 hanya satu R0 yang aktif maka IC yang melakukan counter hanya IC 7493 dengan outputnya ( 0,3,4,7,8,11,12,15), kemudian untuk kondisi 3 dan 4 karena tidak ada input reset yang aktif maka kedua IC akan mencounter untuk output IC 74LS90 (0,3,4,7,8,1,2,5,6,9) dan untuk IC 7493 output nya sama seperti sebelumnya  ( 0,3,4,7,8,11,12,15). 

Masuk kondisi 5, 6, dan 7 disini input B4 dan B5 di putuskan sehingga IC 7493 tidak akan mencounter atau masuk ke kondisi off, sedangkan untuk IC 74LS90 masih akan mengcounter karena tidak ada input Set dan Resetnya yang aktif.

 5. Video Percobaan [kembali]

 6. Analisa [kembali]

 1. Analisa kenapa output percobaan 2a mengcounter tidak beraturan ?

Pada percobaan 2A CLK 1 dan CLK 2  pada masing-masing IC dihubungkan bersamaan pada satu clock sehingga terlihat counter terjadi secara tidak teratur pada output yang dihasilkan oleh IC. Pada data percobaan yang telah didapatkan terlihat bahwa output yang dihasilkan tidak beraturan, sesuai dengan prinsip kerjanya.

        

 7. Download File [kembali]

download Simulasi Rangkaian [Disini]

download HTML [Disini]