Laporan Akhir 1 M2
[menuju akhir]
Modul 1
Pada J-K flip flop, kita perhatikan kondisi set dan reset terlebih dahulu. Ketika input set aktif, output Q akan berlogika 1 dan Q' akan berlogika 0. Sebaliknya, ketika input reset aktif, output Q akan berlogika 0 dan Q' akan berlogika 1. Jika keduanya aktif, output Q dan Q' akan berlogika 1. Namun, jika set dan reset tidak aktif, output akan dipengaruhi oleh input J dan K. Output dari J-K flip flop akan sesuai dengan prinsip inputannya.
Untuk D flip flop, perhatikan bahwa input set dan reset bersifat aktif low, yang berarti akan aktif ketika diberi logika 0 atau dihubungkan ke ground. Jika set aktif, output Q akan bernilai 1 dan Q' akan bernilai 0. Jika reset aktif, output Q akan bernilai 0 dan Q' akan bernilai 1. Namun, jika set dan reset tidak aktif, output akan dipengaruhi oleh input D dan Clock. Clock berkondisi active high, sehingga setelah satu periode dan pulsa naik, output akan mengikuti input D. Jadi, jika D bernilai 0, output Q akan bernilai 0 dan Q' akan bernilai 1. Sebaliknya, jika D bernilai 1, output Q akan bernilai 1 dan Q' akan bernilai 0.
Kemudian untuk kondisi yang dapat diperhatikan pada J-K flip flop dengan inputan yang divariasikan saat praktikum. Jika input J dan K adalah 0-0, maka keadaan output Q dan Q' tidak akan berubah dari keadaan sebelumnya. Jika J-0, K-1, maka keadaan output Q akan bernilai 1 dan Q' akan bernilai 0. Jika J-1, K-0, maka keadaan output Q akan bernilai 0 dan Q' akan bernilai 1. Jika J dan K keduanya 1-1, maka keadaan output Q dan Q' akan berubah bergantung pada keadaan sebelumnya (toggle).
Komentar
Posting Komentar